soft-fpga-riscv-linux

RISC-V のコアの RTL を Verilator で C++ にし、Wasm にしてブラウザで回します。 PC で Linux の起動を済ませて保存した状態を読み戻し、BusyBox のシェルから始めます。 Logic Analyzer で CPU の中の信号も見られます。

The RTL of RISC-V cores, turned into C++ by Verilator and into Wasm, running in the browser. A Linux boot saved on a PC is restored, so it starts at the BusyBox shell. A logic analyzer shows the signals inside the CPU.